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ISL9305
13
FN7605.1
August 15, 2011
DCD OUTPUT VOLTAGE SLEW RATE CONTROL
REGISTER
DCD_SRCTL, address 0x06h
TABLE 8.
BIT
NAME
ACCESS    RESET
DESCRIPTION
B7    DCD2SR_2
R/W
0
DCD2 Slew Rate Setting,
DCD2SR[2:0]:
000 to 0.225mV/祍
001 to 0.45mV/祍
010 to 0.90mV/祍
011 to 1.8mV/祍
100 to 3.6mV/祍
101 to 7.2mV/祍
110 to 14.4mV/祍
111 reserved for system use
(Note 7)
B6    DCD2SR_1
R/W
0
B5    DCD2SR_0
R/W
1
B4
Reserve
-
0
Reserved
B3    DCD1SR_2
R/W
0
DCD1 Slew Rate Setting,
DCD1SR[2:0]:
000 to 0.225mV/祍
001 to 0.45mV/祍
010 to 0.90mV/祍
011 to 1.8mV/祍
100 to 3.6mV/祍
101 to 7.2mV/祍
110 to 14.4mV/祍
111 reserved for system use
(Note 7)
B2    DCD1SR_1
R/W
0
B1    DCD1SR_0
R/W
1
B0
Reserve
-
0
Reserved
NOTE:
7. The IC can be damaged when output is programmed from high to low
and the slew rate register is set to 111.
Typical Operating Conditions
FIGURE 9. DCD OUTPUT VOLTAGE RIPPLE (V
IN
 = 4.2V, FULL LOAD AT
DCD1 AND DCD2)
FIGURE 10. DCD OUTPUT VOLTAGE RIPPLE (V
IN
 = 4.2V, PFM MODE)
SW2(5V/DIV)
 SW1(5V/DIV)
VODCD2(20mV/DIV, AC-COUPLING)
VODCD1(20mV/DIV, AC-COUPLING)
IL1 (500mA/DIV)
 IL2 (500mA/DIV)
VODCD2(20mV/DIV, AC-COUPLING)
VODCD1(20mV/DIV, AC-COUPLING)
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